PAM4 vs NRZ 是什麼？高速傳輸為什麼從 NRZ 走向 PAM4？｜技術年份：2021

高速傳輸介面從 25G、50G、100G、200G 持續走向 400G、800G 與更高頻寬後，工程設計面臨一個很現實的問題：

如果只是不斷提高訊號切換速度，PCB、Connector 與 Cable 還能承受多高的頻率？

這正是高速傳輸逐漸從 NRZ 走向 PAM4 的重要原因之一。

NRZ 使用兩個訊號電平傳輸資料；PAM4 則使用四個不同電平，因此每一個 Symbol 可以承載兩個 Bit。這使 PAM4 能在相近的 Symbol Rate／Nyquist Frequency 下，提高每 Lane 能承載的資料率。PCI-SIG 在 PCIe 6.0 採用 PAM4 時，也明確指出 PAM4 能在維持與 NRZ 相同 Nyquist Frequency 的情況下，將資料率提高一倍。

但 PAM4 並不是單純「比 NRZ 更快、更好」。

它用較低的頻率壓力換取更小的電壓 Margin、更複雜的 Signal Integrity、Equalization 與 FEC 要求。

因此真正的問題不是：

PAM4 和 NRZ 哪一個比較好？

而是：

在指定 Data Rate、Channel Loss、Reach、Power 與 Signal Integrity 條件下，哪一種 Signaling Method 更適合？

NRZ 是什麼？

NRZ 是：

Non-Return-to-Zero

在高速 Serial Interface 中，可以簡化理解為使用兩個訊號狀態：

Low
High

分別代表 Binary Data：

0
1

因此 NRZ 每一個 Symbol 可以承載：

1 Bit

例如一條約 25 GBaud 的 NRZ Lane，可以形成約 25 Gb/s 等級的資料傳輸能力。

Ethernet Alliance 的高速 Ethernet Roadmap 即呈現，高速 Ethernet 世代曾廣泛使用約 25Gb/s per Lane 的 NRZ，之後再逐步轉向更高資料率的 PAM4。

PAM4 是什麼？

PAM4 全名為：

Pulse Amplitude Modulation 4-Level

與 NRZ 的兩個電平不同，PAM4 使用：

4 個不同的振幅電平

來傳遞資訊。

四個狀態可以表示：

00
01
10
11

因此每一個 Symbol 可以攜帶：

2 Bits

這裡有一個很常見的誤解：

PAM4 的「4」不是每 Symbol 傳 4 Bits。

因為四種狀態所能表示的資訊量是：

2 Bits per Symbol

也就是：

2² = 4 個狀態

PCI-SIG 對 PAM4 的官方說明同樣指出，NRZ 使用兩個 Signaling Levels，而 PAM4 使用四個 Levels，因此可以在一個 Serial Channel 的相同時間中承載兩個 Bit。

PAM4 vs NRZ 快速比較

項目	NRZ	PAM4
訊號電平數	2	4
每 Symbol 資訊量	1 Bit	2 Bits
Eye Diagram	1 個 Eye	3 個 Eyes
相同 Data Rate 所需 Symbol Rate	較高	約可降低一半
Channel Frequency 壓力	較高	相對降低
Voltage Margin	較大	較小
Noise Sensitivity	相對較低	相對較高
Signal Integrity 難度	較低	較高
FEC 需求	視介面而定	高速應用通常更重要
常見高速世代	10G／25G Lane 等	50G／100G／更高速 Lane
主要優勢	架構較單純、Margin較大	提高每 Lane Data Rate
主要代價	高速率時頻寬壓力增加	設計與測試複雜度提高

因此 PAM4 的價值並不是「四個電平比較先進」，而是：

利用更多電平，提高每一個 Symbol 所能攜帶的資訊量。

為什麼高速傳輸不能一直使用 NRZ？

假設原本有一條：

25 Gb/s NRZ

如果想把資料率直接提高到：

50 Gb/s NRZ

最直接的方法就是讓 Signal Transition 更快，提高 Symbol Rate。

但問題是：

頻率越高，Channel Loss 通常越嚴重。

高速訊號必須經過：

SerDes
→ PCB Trace
→ Connector
→ Cable
→ Connector
→ PCB
→ Receiver

當 Frequency 持續提高，整條 Channel 對以下因素會越來越敏感：

• Insertion Loss
• Return Loss
• Crosstalk
• Connector Discontinuity
• PCB Material Loss
• Cable Loss
• Jitter
• Equalization

也就是上一篇 Signal Integrity 所討論的問題。

所以高速系統如果永遠只靠：

提高 NRZ Baud Rate

來增加 Data Rate，PCB、Connector 與 Cable 的 Channel Budget 會越來越難維持。

PAM4 如何解決頻寬問題？

PAM4 的核心優勢，就是：

一個 Symbol 傳 2 Bits。

因此概念上，如果要傳送相同資料量：

NRZ

1 Symbol = 1 Bit

PAM4

1 Symbol = 2 Bits

假設需要約 56 Gb/s 的資料率：

NRZ 可能需要接近：

56 GBaud

而 PAM4 則可以利用大約：

28 GBaud

達到相近的資料能力。

OIF 在早期 56G Electrical Interface 技術展示中即說明，PAM4 因為每 Symbol 編碼兩個 Bit，因此 56Gb/s Data Stream 可以使用約 28 GBaud 的 Signaling Rate，而不必直接採用 56 GBaud NRZ。

這就是 PAM4 最重要的工程意義：

提高 Data Rate，但不必讓主要訊號頻率與 Baud Rate 等比例增加。

Nyquist Frequency 為什麼很重要？

對高速 Transmission Channel 而言，Frequency 越高，通常代表：

PCB Loss 更高
Cable Loss 更高
Connector Design 更困難
Channel Reach 更難維持

PCIe 是非常清楚的例子。

PCIe 5.0 使用：

32 GT/s NRZ

其 Nyquist Frequency 為：

16 GHz

PCIe 6.0 則提高到：

64 GT/s PAM4

但因 PAM4 每 Symbol 可以承載兩個 Bit，因此仍可以在：

16 GHz Nyquist Frequency

下完成資料率加倍。

PCI-SIG 明確將這項能力列為 PCIe 6.0 採用 PAM4 的主要原因之一。

也就是：

PCIe 5.0
32 GT/s NRZ
→ 16 GHz Nyquist

PCIe 6.0
64 GT/s PAM4
→ 16 GHz Nyquist

這不是代表 Channel 不需要升級，而是 PAM4 避免了如果直接使用更高速 NRZ 時，必須面對更高 Nyquist Frequency 的巨大 Channel Loss 壓力。

那為什麼以前不用 PAM4？

因為 PAM4 有代價。

如果只比較訊號本身：

NRZ 比 PAM4 簡單。

NRZ 只有：

High / Low

兩個主要 Signal Levels。

而 PAM4 必須精確判讀：

四個不同 Voltage Levels

這表示 Receiver 的判斷 Margin 變小。

所以只要 Channel 出現：

• Noise
• Crosstalk
• Reflection
• Jitter
• Distortion
• Non-Linearity

PAM4 受到的影響通常會更加明顯。

因此只有當 Data Rate 持續增加，使 NRZ 的 Frequency／Channel Loss 問題變得更嚴重後，PAM4 的整體 Trade-off 才越來越具有價值。

為什麼 NRZ 只有一個 Eye，而 PAM4 有三個 Eyes？

高速訊號通常會利用：

Eye Diagram

觀察 Signal Quality。

NRZ

因為只有兩個主要電平：

0
1

所以 Eye Diagram 形成：

1 個 Eye

PAM4

因為有四個 Voltage Levels：

Level 0
Level 1
Level 2
Level 3

四層之間會形成：

3 個 Eyes

PCI-SIG 也指出，NRZ Eye Diagram 主要形成一個 Eye，而 PAM4 則形成三個 Eyes；相同整體 Voltage Amplitude 必須分配給三個 Eye，因此每一個 Eye 的垂直 Margin 會縮小。

這也是 PAM4 比 NRZ 更容易受到 Noise 與 Distortion 影響的重要原因。

PAM4 是把電壓提高四倍嗎？

不是。

PAM4 並不是把：

0 / 1

變成四倍電壓。

它是在可用 Voltage Swing 中建立：

四個可辨識的 Amplitude Levels。

因此最大的問題反而是：

原本 NRZ 的一個大 Eye，被分成 PAM4 的三個較小 Eyes。

這代表：

Vertical Eye Margin 下降

Receiver 必須更精確地判斷訊號落在哪一個 Level。

因此 PAM4 對：

• Transmitter Linearity
• Receiver Sensitivity
• Equalization
• Crosstalk
• Noise
• Jitter

的要求都會提高。

PAM4 為什麼需要 FEC？

PAM4 的 Signal Level 更密集，因此對 Noise 與 Channel Distortion 更敏感。

當 Raw Bit Error Rate 提高後，高速系統通常會搭配：

FEC（Forward Error Correction）

利用額外 Error Correction Mechanism 修正一定程度的傳輸錯誤。

PCIe 6.0 正式導入 PAM4 時，即同時加入：

**Lightweight FEC

• CRC
• Flit-based Encoding**

以控制 PAM4 所帶來的 Bit Error Rate 挑戰，同時維持低延遲。PCI-SIG 於 2022 年正式發布 PCIe 6.0 時，即將 PAM4 與 FEC 列為主要技術變革。

但需要特別注意：

FEC 不是拿來取代 Signal Integrity Design。

如果 Cable、Connector 或 PCB Channel 本身已經嚴重失真，不能單純依賴 FEC 解決所有問題。

正確方法仍然是：

SI Design + Equalization + FEC

共同建立完整的 Link Margin。

NRZ 到 PAM4 的演進不是「完全取代」

高速傳輸從 NRZ 走向 PAM4，不代表：

NRZ 已經落伍。

不同 Reach、Power、Latency 與 Channel Condition，仍可能適合不同 Modulation。

OIF 在 2018 年 1 月 16 日正式發布 CEI 4.0 56Gb/s Electrical Interface 時，就同時包含：

CEI-56G-USR-NRZ
CEI-56G-XSR-NRZ

以及：

CEI-56G-VSR-PAM4
CEI-56G-MR-PAM4
CEI-56G-LR-PAM4

也就是說，即使在同一個 56G SerDes 世代，產業也不是簡單宣布：

「NRZ 全面改成 PAM4。」

而是依：

Reach
Channel Loss
Power
Latency
Application

選擇更適合的 Signaling Method。

因此更精確的說法應該是：

隨著 Lane Rate 提升，PAM4 在需要降低 Symbol Rate 與 Channel Frequency 壓力的高速應用中逐漸成為重要主流方案，但 NRZ 仍有其適用場景。

Ethernet 為什麼大量採用 PAM4？

Ethernet 長期提升頻寬的方法主要包括：

增加 Lane 數
＋
提高每 Lane Data Rate

早期高速 Ethernet 常見：

25G/Lane NRZ

當產業進一步走向：

50G/Lane

時，PAM4 開始成為非常重要的技術。

Ethernet Alliance 2020 Roadmap 即清楚呈現高速 Ethernet Signaling 從：

25Gb/s per Lane NRZ

往：

50Gb/s per Lane PAM4

演進。

這進一步支援：

50G Ethernet
100G
200G
400G

以及後續更高速 Ethernet 架構。

QSFP28、QSFP56 和 PAM4 有什麼關係？

這也是實際高速 Cable 選型很重要的一環。

QSFP28

代表性的 100G 架構通常可以簡化理解成：

4 × 25G NRZ
≈ 100G

QSFP56

則常見：

4 × 約 50G PAM4
≈ 200G

因此 QSFP56 雖然仍然使用：

4 Lane

但透過每 Lane 導入約 50G PAM4，總頻寬可以從 QSFP28 世代常見的 100G 提升至 200G。

SyncTronics 現有 QSFP56 200G 高速傳輸線產品即採四通道高密度介面架構，每個 Channel 常見約 50G 等級 PAM4 Signaling，形成最高約 200G 的高速互連架構。

所以從 QSFP28 到 QSFP56 的核心演進之一，可以理解為：

Lane 數沒有增加，但每 Lane 的資料能力提高。

PAM4 對 Cable 有什麼影響？

PAM4 降低了為達到相同 Data Rate 所需的 Symbol Rate，但不代表 Cable Design 變得更簡單。

反而因為 PAM4 Voltage Margin 較小，Cable Channel 必須更仔細控制：

• Insertion Loss
• Return Loss
• Crosstalk
• Characteristic Impedance
• Differential Pair Balance
• Skew
• Connector Transition
• Shielding
• Manufacturing Consistency

因此 PAM4 與上一篇 Signal Integrity 的技術主題具有直接關係。

一條 Cable 即使可以：

正常導通

也不代表它能在 PAM4 高速 Channel 下維持足夠的 Eye Opening 與 Signal Margin。

PAM4 對 Connector 有什麼影響？

Connector 同樣是完整高速 Channel 的一部分。

當訊號採用 PAM4 後，較小的 Signal Margin 使 Connector 的：

• Contact Geometry
• Pin Assignment
• Differential Pair Routing
• Ground Arrangement
• Impedance Continuity
• Crosstalk
• PCB Launch

變得更加重要。

如果 Connector Transition 造成較大的：

Reflection

或：

Crosstalk

即使 Cable 本體具有良好性能，完整 Channel 仍可能無法符合規格要求。

因此高速 Interconnect 的核心應該是：

SerDes + PCB + Connector + Cable + Receiver

一起評估。

PAM4 對 Signal Integrity 為什麼要求更高？

可以從兩個方向理解。

PAM4 的優勢

降低達成相同 Data Rate 所需要的 Symbol Rate，因此有利於降低高頻 Channel Loss 壓力。

PAM4 的代價

四個 Signal Levels 讓每一個 Decision Margin 變小，因此對 Noise、Reflection、Crosstalk 與 Distortion 更敏感。

所以 PAM4 並不是讓 Signal Integrity 問題消失。

而是：

把部分 Frequency / Bandwidth 問題，轉換成更嚴格的 Signal Quality、Linearity、Equalization 與 Error Correction 問題。

這就是 PAM4 最重要的 Engineering Trade-off。

PAM4 和 Baud Rate、Bit Rate 有什麼不同？

這三個概念經常被混在一起。

Bit Rate

代表：

每秒傳送多少 Bit。

例如：

50 Gb/s

Baud Rate / Symbol Rate

代表：

每秒傳送多少 Symbol。

NRZ：

1 Symbol = 1 Bit

因此概念上：

25 GBaud ≈ 25 Gb/s

PAM4：

1 Symbol = 2 Bits

因此概念上：

25 GBaud ≈ 50 Gb/s

所以不能直接把：

Gb/s

與：

GBaud

視為同一件事。

PAM4 的速度是不是永遠是 NRZ 的兩倍？

也不是。

「兩倍」描述的是：

在相同 Symbol Rate 下，PAM4 每 Symbol 能攜帶 NRZ 兩倍的資訊量。

但實際 Interface Data Rate 還會受到：

• Encoding
• FEC
• Protocol Overhead
• Lane Count
• SerDes Architecture
• PHY Specification

影響。

因此產品規格不能單純看到 PAM4 就直接乘以二。

還是應以正式 Interface Specification 為準。

NRZ 與 PAM4 在工程選型上怎麼判斷？

可以用以下邏輯理解：

評估條件	NRZ 較有優勢	PAM4 較有優勢
架構簡單度	✓
Voltage Margin	✓
較低 Receiver Complexity	✓
相同 Baud Rate 的 Data Rate		✓
降低高頻 Channel 壓力		✓
高 Lane Rate 擴展能力		✓
FEC／DSP需求	通常較低	通常較高
高速 SI 設計複雜度	較低	較高

但真正的工程選型不能只看 Modulation。

仍需同步考慮：

**Data Rate

• Reach
• Channel Loss
• Cable Length
• Connector
• Power
• Latency
• BER Requirement
• Cost**

PAM4 在 AI 資料中心為什麼越來越重要？

AI Infrastructure 需要大量：

GPU
NIC / DPU
Switch
Server
Rack

之間進行高速資料交換。

當網路從：

100G
→ 200G
→ 400G
→ 800G

持續增加後，只靠增加 Lane 數會造成：

• Connector Pin 數增加
• Cable 數量增加
• Port Density 降低
• PCB Routing 更複雜
• Power 與 Thermal 壓力增加

因此提高：

Data Rate per Lane

就變得非常重要。

PAM4 正是在這個演進過程中，讓高速 Interface 能在不讓 Symbol Rate 等比例增加的條件下，提高每一 Lane 的資料能力。

PCI-SIG 也將 PCIe 6.0 的 PAM4 應用直接對應到 Data Center、AI／ML 與 HPC 等高頻寬應用。

PAM4 之後還會繼續使用嗎？

PAM4 並不是高速傳輸的終點。

當 Lane Rate 繼續提升時，產業仍需要持續評估：

• Higher-Order Modulation
• Stronger FEC
• Advanced Equalization
• Better PCB Materials
• Lower-Loss Connectors
• Improved Copper Cable
• Optical Interconnect
• Co-Packaged Optics

但是 PAM4 已經成為高速 Electrical 與 Optical Interconnect 演進中非常重要的一個技術階段。

尤其從：

50G/Lane
→ 100G/Lane
→ 更高速 SerDes

的發展過程，可以看到高速傳輸已經不能只依賴「提高 Clock／Baud Rate」，而必須同時利用：

**Modulation

• Signal Integrity
• FEC
• Channel Engineering**

共同增加有效頻寬。

PAM4 vs NRZ 核心結論

如果只記住最重要的幾件事：

NRZ 使用兩個訊號電平，每 Symbol 傳送 1 Bit。

PAM4 使用四個訊號電平，每 Symbol 傳送 2 Bits。

因此在相同 Symbol Rate 下：

PAM4 可以提供約兩倍的資料承載能力。

這讓高速 Interface 能在提高 Data Rate 的同時，避免 Nyquist Frequency 與 Channel Bandwidth Requirement 等比例增加。

但代價是：

Eye Margin 更小
Noise Sensitivity 更高
Signal Integrity 更困難
Equalization 與 FEC 更重要

所以高速產業從 NRZ 走向 PAM4，並不是因為 NRZ「不好」，而是：

當每 Lane Data Rate 持續增加後，單純提高 NRZ Symbol Rate 所帶來的 Channel Loss 與頻寬壓力越來越高，而 PAM4 提供了另一條提高資料密度的工程路徑。

真正的高速互連設計，最終仍然必須回到：

**Modulation

• Lane Rate
• Signal Integrity
• Cable
• Connector
• Complete Channel**

整體評估。

SyncTronics 解决方案

高速傳輸介面從 NRZ 走向 PAM4 後，Cable 與 Connector 的設計不能只確認接口外型與標稱速率，還需要同步評估 Lane Rate、Characteristic Impedance、Insertion Loss、Return Loss、Crosstalk、線長與設備相容性。SyncTronics 現有高速傳輸產品涵蓋 SFP28、QSFP28、QSFP56、Mini-SAS HD 與 PCIe 等高速 Cable，可依設備端口、傳輸速率與專案需求協助進行 Cable Assembly 與電子互連方案評估。

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